Percobaan 1 Kondisi 7
Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan 1 dengan ketentuan input B0=1, B1=1, B2=1, B3=clock, B4=1, B5=tidak dihubungkan, B6=tidak dihubungkan
2. Gambar Rangkaian Simulasi [Kembali]
Percobaan 1 Kondisi 7
3. Video Simulasi [Kembali]
Percobaan 1 Kondisi 7
4. Prinsip Kerja Rangkain
[Kembali]
Percobaan 1 Kondisi 7
Pada bagian JK flip-flop, arus mengalir dari power ke B1 dan ke set. Arus mengalir dari power ke B2 dan ke input J. Arus mengalir dari power ke B4 dan ke input K. Arus mengalir ke B0 dan ke reset. CLK diberi sinyal clock. Pada input J berlogika 1 dan pada input K juga berlogika 1. Maka output yang dihasilkan akan berada pada kondisi toggle. CLK memiliki aktif low, yang mana dia akan mengganti hasil output saat berlogika 1 ke 0. R dan S merupakan aktif low yang mana akan aktif bila berlogika 0. Pada rangkaian R dan S tidak aktif karna berlogika 1.
Pada bagian D flip-flop, arus mengalir dari power ke B1 dan ke S. Arus mengalir ke B0 dan ke R. pada bagian D dan CLK tidak berlogika 1 maupun 0 atau disebut don't care maka tidak ada pengarus ke output.
5. Link Download [Kembali]
a. HTML
b. Rangkaian
c. Video
No comments:
Post a Comment